Stuck at fault 4 ATPG Pt1

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1. 底下我們針對ATPG (Auto Test Pattern Generator) 的 Stuck at fault 做出 Pattern Detected 的 Emulation 環境.
2. Stuck at fault 簡介. 透過打入Pattern的方式,掃出我們IC中被Block 的部分,如VDD/Gnd short... 或者是接線被Tied死... 優點: 可以快速的驗證Design. 缺點: Stuck at Fault 在Real Time的Debug 上完全看不到Timing 所造成 Delay Fault.
3. Propose and Case Study 底下先簡介一下,如何detected Fault. 在Step 1中 AND 閘, X,Y 分別為Input , Z為Output. Z =X&Y. Step 2中 如果AND 閘的Y端被 Gnd Tied住,導致Z永遠為 0, 所以我們試著去產生個1在Y端,讓Y能有1的訊號.如果這個1能被傳出去, 表示Design OK, 如果不能,表示Design 被Tied住. 除了要製造個1在Y端,還要確保Control Point(x)能夠把這個1傳出去, 而這個control point(x) 在AND閘時, x端需要一直Tied在 1的位置. 這樣 OutPut 的狀態只會受到Y的變化而改變.
4. Fan in Extraction 透過DFS Search 紀錄每個走過的Node, 之後再根據每個Node的連接關係建立起一張Frame, 底下先用DFS 模擬出我們的Fain Path 有哪些, 在Step 1中,會定義我們的Path. 之後根據這些Path,依序插入每個Node的Inf, 如Delay, Area.... PS: Node = Gate, Wire = Connection. 目前只考慮Node 的部分, Wire load Mode 目前是不考慮的. Future: 可以根據這些Inf 做 Time Check, 跟Real Time 的(Simulation)驗證. DFS 可參考 http://imfg.wordpress.com/2008/07/30/16/ 待續....