Verilog to c++/ SystemC @ Verilator...

在 simulation time 上,完全取決於 Machine 跟 code level 的複雜度. 對於 Verilog vs C++/SystemC 而言. 在 simulation time 表現上 C++/SystemC 小於 Verilog, 畢竟 C++/SystemC 可透過 compile(GNU) 做最佳化來符合 Machine 的架構. 當然從驗證的角度來看,速度跟驗證的精確度是我們所要考慮的因素,所以 Verilator 提出了 Low Level to High Level 的simulation tool.在 Design 早期就可透過這種方式來做到 Design and test co-simulation, 加速整個Time to Market 的 Flow. Refs: verilator Verilog2C++ High Performance SoC Modeling with Verilator