MyHDL @ python

MyHDL 是個用 Python 的 HW simulator, 使用者可寫個類似像 Verilog 的 Python 語法, 之後在透過 Python 的 virtual machine 來做 simulation. 如果你夠懶, MyHDL 還提供 translator 的方式幫你把 Python 轉成 Verilog/VHDL.

ACTIVE_LOW, INACTIVE_HIGH = 0, 1

def Inc(count, enable, clock, reset, n):

   """ Incrementer with enable.

   count -- output
   enable -- control input, increment when 1
   clock -- clock input
   reset -- asynchronous reset input
   n -- counter max value

   """

   @always(clock.posedge, reset.negedge)
   def incLogic():
       if reset == ACTIVE_LOW:
           count.next = 0
       else:
           if enable:
               count.next = (count + 1) % n

   return incLogic

ps: 個人還是覺得用 SystemVerilog / SystemC 就 ok 了, 畢竟這還是主流. 至少有 EDA tool的廠商 support. 不過 Python 還真是好物, 可以用的 Lib 還真多, 不需要考慮物件的 type 跟 Memory release... 的問題. 多學點東西也是好的啦...XD ref:http://www.myhdl.org/doc/current/