Behavior Synthesizer tool @sister

Behavior Synthesizer @Sister 是open source的project, 用在 high level SystemC 2 RTL Verilog. 有興趣的人可以下載來玩玩. Step1. 前端用Lex && Yacc 當Parser,找出符合Grammar的Token. 如 Module Name(module *name), input(sc_in/sc_out), Method(sc_method/sc_thread...) , Process( void xxx() ) Step2. 把建立好的Tokens 存入 Node tree上, 再根據現有的constrain 做 scheduling 的動作, 調整每個 Node 的時間先後順序還有 Node 的相依性, 最後做 Nodes 的化簡.可減少硬體的coast. Step3. Translate 2 Verilog format Refs: lex && yacc Graph theory